在接收方向，从模拟前端接口来的数据是经过时域均衡（TEQ）以后的，这些数据首先进入接收缓冲，之后进入快速傅立叶变换（FFT），将时域的DMT信号转换成频域的信号（512点），然后在频域均衡（FEQ）和相位调整模块中消除相应的干扰，送入接收缓冲，之后进行星座解码，从而将星座平面的复数点转换为比特流。如果接收的数据使用了Trellis编码，那么在星座解码后的数据将再通过Viterbi解码模块之后，送入数据接口。

　　在第64个子信道中传送的时导频信号，在发送和接收方向都是通过DPLL数字锁相环来保证发送和接收时钟与导频信号一致。当星座编码和解码时，发现导频信号的星座点的位置与理想的点位置不一致时，就要通过DPLL和相位调整/频率调整模块来纠正。同时，监视器可以发送中心断R_INT4信号到管理和控制接口。通过ASB与内部ARM核通信。DPLL的功能有：（1）DPLL中恢复导频信号的功能。为了保证收发时钟有固定的相位关系，在ADSL中采用了插入导频的方法来传送和恢复时钟信号。发送器在发送数据的同时用64号子信道传送独立的导频信号，抽样时钟频率为2208kHz，而导频信号的频率为 276kHz，恢复了导频信号后，利用锁相环锁住抽样时钟频率，从而实现时钟的恢复。（2）在PLL中通过一个时钟源产生内部的所需时钟。其中内部所需时钟包括：CPU时钟、DSP时钟、各种算法的时钟等。PLL锁相环的外界参考晶体的频率可以为：35.328MHz。

　　在Trellis编码和Viterbi解码时，分别有一个误码计数器与之相连，当发生错误时，误码计数器加1，加到一定数值，就通过发送中断信号T_INT5、R_INT5通知内部ARM核。

3 非对称数字用户环路收发器的睡上系统芯片设计难点

3.1 DSP算法设计及实现

　　DSP 算法是ADSL收发器SOC芯片的核心，其工作的好坏直接影响整个芯片的性能，而ADSL收发器中涉及的DSP技术又非常复杂，给设计增加了难度。DSP 算法的设计首先要建立管理模型，以模型为基础进行算法设计，继而设计优化模型并以此为根据对算法进行优化，使算法准确、稳定，能很好地满足性能要求。下一步就是硬件软件实现及二者的协同设计和验证，验证是为了优化VLSI硬件和功能结构，有效快速地执行算法，最后进行DSP系统集成。

3.2 数模混合设计

　　为了降低功耗，提高电子器件的效率，把模拟前端AFE与微控制器MCU核等集成到一起。在一个数字芯片上集成混合信号内核时，缺乏线性电阻是一个主要问题，因为连续时间序滤波器要求片上电阻具有良好的可控性和线性。电流开关DAC也要用线性电阻把电流转变成电压。把数字噪音与模拟噪音隔离开是另外一个问题，必须采用具有较高共模抑制比（CMRR）和电源抑制比的完全差动设计。

3.3 系统验证问题

　　随着系统级芯片（SOC）复杂性的增加，传统使用HDL软件模拟器来进行验证的方法已经不够用了，它无法提供所需的性能，以检查系统功能的正确性。而且 SOC芯片的验证需要对整个系统建立模型，要将很多实际的情况加入到模型之中，来证明整个系统经及芯片都工作正常。因此，需要有一个灵活的建模环境，以便处理大量的系统级方案。处理界面入口（TIP）可以在抽象层软件和详细的硬件实现之间提供一个高速链接，执行任务软件、验证系统级操作以及快速发现设计中的问题。

3.4系统测试问题

　　SOC芯片的测试技术难度较大。SOC芯片测试设备则必须能够精确地检测模拟和数字两种电路，并支持扫描检测和嵌套式存储器检测。对输入引脚加测试向量，再从输出引脚观察结果的传统检测方法已不适用。因为，传统方法测试向量集会过分庞大，执行时间也会长得惊人。

4 设计实现

　　采用软硬件协同仿真设计，在大型EDA仿真软件Cadence的数字模拟混合设计工具Spectra上，用硬件描述语言Verilog完成设计输入，进而完成设计综合、功能仿真、布局布线、后仿真和产生构造位流文件。

　　以上介绍了ADSL收发器片上系统芯片设计，给出了相应硬件设计的具体描述，对设计特点、难点进行了阐述。

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