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基于电力网通信芯片的量产测试研究[图]
[ 通信界 / 佚名 / www.cntxj.net / 2012/7/5 21:34:56 ]
 

0 引言

集成电路测试是对集成电路或模块进行检测,通过测量对于集成电路的输出响应和预期输出进行比较,以确定或评估集成电路元器件功能和性能的过程。它是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。按测试的目的不同,可将测试分为三类:验证测试、生产测试和使用测试。本文主要讨论的内容是生产测试。生产测试的基本目的是识别有缺陷的芯片,并防止它们流出制造片进入下一级生产过程,以节约整体成本。

由于集成电路的集成度不断提高,测试的难度和复杂度也越来越高,当前大规模集成电路生产测试已经完全依赖于自动测试设备(Auto matic Test Equipment,ATE)。测试工程师的任务就是根据被测器件(Device Under Test,DUT)的产品规范(Specification)要求制定测试方案(Test Plan),并利用ATE的软、硬件资源对DUT施加激励信号、收集响应,最后将输出响应与预期要得到的信号进行对比或计算得出测试结果,最终判断芯片能否符合最初设计要求以决定出厂或丢弃。测试失效的芯片可收集返回给生产厂家,分析失效原因以提高良率。按照测试方案,将芯片测试分为晶圆测试(中测,也叫CP测试)和封装测试(成测,也叫FT测试)。其中FT测试也是就芯片成品的最后一次测试,用来保证芯片的出厂品质;而CP测试主要是在芯片量产初期,晶圆良率不高时,为了减少对失效芯片进行封装的费用而进行的测试,同时CP测试的结果还可以反馈给晶圆厂家进行工艺调整,以提高良率。其ATE的测试程序流程图如图1所示。


  图中CP测试程序的三部分Contact、Sean、BIST都与FT测试程序中此三部分一致,不同的是错误处理(Fail deal)部分的处理不同。CP测试中DUT是整个晶圆,未通过测试的芯片可以通过打墨点或是机器记录位置的方式标记出,待晶圆划片时,把错误芯片分类挑出,称为分BIN。在FT测试中,因为是已经封装完成的芯片,所以当芯片未通过测试时,直接通过机械手(Handler)将错误芯片丢弃或分类。FT测试为了充分利用ATE测试资源,采用了四同测的方式;而CP测试是量产初期过渡项目,为了节约探针卡制作成本,采用单测方式。

1 项目测试描述

1.1 Contact测试

利用被测管脚与地之间的二极管进行连接性测试。施加电流使二极管导通,正常连接时管脚上的电压值应为二极管管压降。如图2所示。其管脚与电源之间的连接性测试原理与此相同。


  为了防止二极管电压偏差和电压测量时的误差等影响引入不必要的量产损失,在实际测试中的判决电压值为:对地连接性-1~0.1 V,对电源连接性0.1~1V。

1.2 BIST,Scan测试

BIST与Scan的测试方式基本相同,都是对芯片输入一测试向量然后比对输出向量的检测。测试向量(pattern)由后端仿真得出的波形产生(WGL,Wave Generation Language)文件转换而来。BIST作为普通功能测试,施加激励,对输出进行判断。虽然Sean测试是结构性测试,但对于ATE而言,其测试方法与功能测试并无区别,只是Scan测试可以较少的测试向量达到较高的测试覆盖率。ATE功能测试原理如图3所示。

1.3 ADC测试

根据测试方案,使用ATE的模拟波形发生单元(HLFG)产生一频率约为132 kHz的正弦信号作为DUT的模拟输入,芯片的数字码输出由ATE的DCAP模块采样并保存在内存中。测试程序再对DCAP保存的数据进行FFT分析,计算得到SNR参数,并由SNR的值判断DUT是否通过A/D测试。

A/D测试原理如图4所示。


  DCAP在ADC测试中对芯片数字输出进行采样时需要一测试向量文件来控制其采样时间,主要为了等待HLFG模块稳定工作,以免DUT的输入不正确导致ADC测试故障。

1.4 D/A测试方法

测试开发时用程序编写生成一数字序列作为DAC测试时的输入向量。按照测试方案该数字序列为2.5MHz采样132kHz信号,8比特量化。 ATE按照此向量文件产生8位数字信号作为待测DAC的输入,DUT的模拟输出被ATE的模拟波形采样模块(HLFD)采样。测试程序对HLFD采样结果进行FFT运算得到SNR参数,并由SNR的值判断DUT是否通过DAC测试。其D/A功能测试原理如图5所示。

2 程序调试及使用中的问题及解决方法

2.1 ADC测试中的时钟问题

在现场调试ADC测试程序时,程序运行完毕发现SNR为负值,用ATE的System view发现DCAP已经采样得到数据,且其频谱为一单频点(正弦信号)。

原因分析:从DCAP中数据的频谱来看,ADC输入信号为正弦,且采样得出了正弦序列。同时由于测试程序中是按132 kHz处的为信号来计算SNR的,所以可能的结果是计算程序的问题,或者HLFG模块产生的正弦信号不为132kHz。

使用示波器再次调试后发现,HLFG模块的实际输出频率为205 kHz,而时钟模块的输出时钟为3.9MHz,并不是预期的2.5MHz。在重新确认时钟模块连接、程序配置后,时钟恢复正常,ADC测试程序通过调试。

2.2 DAC测试的采样问题

DAC程序调试初期,ATE数字序列产生正确,DAC输出132 kHz模拟信号,但HLFD模块一直未能成功采样,采样结果全部为0。

通过查看手册和与ADVANTEST的工程师沟通,发现有两个问题:

(1)ATE测试程序一般是顺序执行,程序中是Pattern产生在前、HLFD采样在后,所以当HLFD开始采样时,数字序列已经不再产生,DAC也不会有输出;

(2)HLFD模块需要的采样时间较长,因为HLFD模块的数据并不是直接采样得到,而是反复采样后,计算恢复得到。

针对这两个问题,对测试程序做出修改:程序中强制让HLFD模块与Pattern发送并行进行,并将Pattern文件重复发送4次,以确保HLFD模块能完成采样。

修改后,HLFD模块正确采样,DAC测试程序通过调试。

2.3 四同测程序调试中的时钟模块问题

在四同测时,当芯片1测试失败,则其余芯片2、3、4的ADC、DAC测试均无法通过。

原因分析:如果芯片1测试失败进行错误处理时,ATE会给机械手(Handler)信息将芯片1分类至故障芯片,并在后续的测试项目中不对芯片1给出电源或信号。对于ATE而言,时钟模块的控制信号线与芯片的数字是无区别的,所以在芯片1测试失败后,ATE断开对时钟模块的控制信号,则时钟模块工作异常并导致ADC、DAC测试故障。

此问题有两种解决方法:一是在程序中先测芯片2、3、4,再测芯片1。这样的问题是会把四同测的测试时间增加一倍,实际上成为了二同测。方法二是ATE上引出四组时钟模拟控制信号,与进行或,这样只要有芯片还在进行测试,该组控制信号就可实现对时钟模块的正确配置,且无需增加测试时间,只需在时钟模块上加一部分或门电路即可。

2.4 生产测试过程中DAC的采样问题

程序调试完成后正式投入使用,一直工作稳定,在测试到第三批芯片时,DAC测试项目出现大范围的测试不通过。现象是大部分芯片的SNR都略低于通过门限,现象稳定。

原因分析:考虑到前两批芯片(约20 000片)一直测试正常,且此次测试未通过的芯片都是处于临界不通过的状态,所以初步猜想可能是在HLFD采样时DUT尚未完全稳定工作。通过分析DAC测试程序,在pattern发生开始后HLFD立即开始采样,可能此批芯片的稳定时间与前两批有异,所以导致DAC测试失败。在HLFD模块采样前加入10 ms延时保证DUT稳定工作,重新测试,故障问题解决。

3 测试成本压缩

成本的因素从头至尾影响着测试的开发。在制定测试方案时就考虑到测试成本的降低,当CP测试良率很高,以至于CP测试费用大于失效芯片的封装费用时,即可考虑取消CP测试,但在量产初期CP测试还起到给予晶圆厂信息反馈的目的。从芯片应用的反馈发现USER_ADC和USER _DAC几乎从未被使用,所以经过与系统集成商的沟通,在FT测试中取消了对USER_ADC和USER_DAC的测试,以降低测试成本。

进一步降低测试成本的方法还有对SCAN的测试故障结果进行分类,如果pattern的某些部分从未出错,在不影响测试结果的条件下,可考虑将部分pattern取消。

4 结论

随着集成电路的发展,芯片特征尺寸的降低与复杂度的提高对测试方法学产生了巨大影响,同时高速、数模混合的趋势对高性能ATE的需求带来了成本压力。本文首先讨论了数模混合芯片的常用测试方法,然后实现了基于爱德万T6575的测试开发及调试,并最终保证了该电力网通信芯片的顺利量产。本测试程序已在南通富士通封测厂实际测试出厂芯片逾百万片,保证了芯片品质,达到了预期设计要求。

 

作者:佚名 合作媒体:不详 编辑:顾北

 

 

 
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